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vhdl與verilog的區(qū)別為：用途不同、編程層次不同。vhdl主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。verilog以文本形式來描述數(shù)字系統(tǒng)硬件，可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

VHDL內(nèi)容介紹

VHDL就是VHSIC Hardware Description Language的縮寫，VHDL就是非常高速積體電路的硬體描述語言。這是一項(xiàng)原由美國國防部 ( DoD, Department of Defense) 所支持的研究計(jì)畫。為了將電子電路的設(shè)計(jì)意涵以文件方式保存下來，以便其它人能輕易地了解電路的設(shè)計(jì)意義。這就是VHDL的由來。

1996年，IEEE將電路合成的程式標(biāo)準(zhǔn)與規(guī)格加入至VHDL電路設(shè)計(jì)語言中，稱之為IEEE1076.3標(biāo)準(zhǔn)。

VHDL電路設(shè)計(jì)語言的規(guī)范目的，在于要提供一個(gè)高階而且快電路設(shè)計(jì)工具，它涵蓋電路描述(Description)電路合成與電路模擬(Simulation)等三個(gè)電路設(shè)計(jì)工作。

就像一些常用的程式設(shè)計(jì)語言(例如C、Pascal等高階語言)用來描述計(jì)算數(shù)學(xué)函數(shù)或處理資料程序。程式的執(zhí)行就是資料數(shù)值的計(jì)算。同樣地，VHDL是一種描述數(shù)位系統(tǒng)，而VHDL程式的執(zhí)行就是數(shù)位系統(tǒng)的電路模擬與電路合成。

verilog的用途的是什么

Verilog HDL就是在用途最廣泛的C語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言，它是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首創(chuàng)的，最初只設(shè)計(jì)了一個(gè)仿真與驗(yàn)證工具，之后又陸續(xù)開發(fā)了相關(guān)的故障模擬與時(shí)序分析工具。

Verilog HDL的最大特點(diǎn)就是易學(xué)易用，如果有C語言的編程經(jīng)驗(yàn)，可以在一個(gè)較短的時(shí)間內(nèi)很快的學(xué)習(xí)和掌握，因而可以把Verilog HDL內(nèi)容安排在與ASIC設(shè)計(jì)等相關(guān)課程內(nèi)部進(jìn)行講授;

由于HDL語言本身是專門面向硬件與系統(tǒng)設(shè)計(jì)的，這樣的安排可以使學(xué)習(xí)者同時(shí)獲得設(shè)計(jì)實(shí)際電路的經(jīng)驗(yàn)。與之相比，VHDL的學(xué)習(xí)要困難一些。但Verilog HDL較自由的語法，也容易造成初學(xué)者犯一些錯(cuò)誤，這一點(diǎn)要注意。